| Диапазон | Отображаемая память |---------------|------------------------------------- | 000000-157777 | DRAM, определяется сигналом MSEL | 160000-163777 | ROM, если установлен бит 2 регистра режима | 160000-173777 | ROM, если установлен бит 3 регистра режима | 173000-173777 | ROM, не зависит от регистра режима | 177600-177677 | RAM, не зависит от сигнала MSEL SA1.2 SA1.1 0 0 пуск по вектору 24 0 1 выход на программу связи с пультом 1 0 старт начального загрузчика 173000 1 1 старт с адреса 140000 Соответствие сигналов в шине МС1201.01 на схеме Шина A Шина C Шина B 1 RPLY материнки 2 несинхронизированный RPLY для процессора 3 SACK 4 несинхронизированный запрос прерывания таймера с МПИ 5 несинхронизированный запрос DMR с МПИ 6 HALT 7 несинхронизированный запрос прерывания VIRQ/IRQ4 с МПИ 8 IRQ3 9 синхронизированный DMGO 10 IAKO, последний в цепочке (после D33), подается на МПИ 11 INIT 12 BS7 с процессорной шины ~(~DA15 & ~DA14 & ~DA13) 13 DCLO CPU 14 SEL2 15 ROM - выборка ПЗУ 16 ACLO CPU 17 SYNC CPU 18 DOUT CPU 19 DIN CPU 20 LOCK, вырабатывается ВП1-030, высокий уровень - обращение к ПЗУ на материнке 21 DA13 22 DA14 23 DA15 24 IAKO 25 CLK CPU 26 pull-up общий для нескольких TM2 27 инвертированный CLK CPU 28 DA0 29 DA1 30 DA2 31 DA3 32 DA4 33 DA5 34 DA6 35 DA7 36 DA8 37 DA9 38 DA10 39 DA11 40 DA12 41 BSY 42 SEL1 43 WTBT CPU 44 задержанный SYNC с процессорной шины 45 задержанный DOUT с процессорной шины 46 задержанный DIN, при условии что LOCK низкий (нет обращения к ПЗУ) 47 инвертированный DA13 с процессорной шины 48 инвертированный DA15 с процессорной шины 49 инвертированный DA14 с процессорной шины 50 pull-up для TM2 DD17 51 удвоенная частота CLK_CPU (с генератора на RC) 52 DMR (синхронизированный ~DMR с МПИ) 53 DMGO 54 IRQ2 (синхронизированный ~EVNT с МПИ) 55 VIRQ (синхронизированный ~IRQ4 с МПИ) 56 задержанный WTBT с процессорной шины 57 58 SYNC транслированный с МПИ 59 60 ___________________________________________________________________________________________________ Соответствие сигналов в шине МС1201.03 на схеме 1 ~AD0 шина адрес/данные процессора 2 ~AD1 шина адрес/данные процессора 3 ~AD2 шина адрес/данные процессора 4 ~AD3 шина адрес/данные процессора 5 ~AD4 шина адрес/данные процессора 6 ~AD5 шина адрес/данные процессора 7 ~AD6 шина адрес/данные процессора 8 ~AD7 шина адрес/данные процессора 9 ~AD8 шина адрес/данные процессора 10 ~AD9 шина адрес/данные процессора 11 ~AD10 шина адрес/данные процессора 12 ~AD11 шина адрес/данные процессора 13 ~AD12 шина адрес/данные процессора 14 ~AD13 шина адрес/данные процессора 15 ~AD14 шина адрес/данные процессора 16 ~AD15 шина адрес/данные процессора 17 ~A16 шина адреса процессора 18 ~A17 шина адреса процессора 19 ~A18 шина адреса процессора 20 ~A19 шина адреса процессора 21 ~A20 шина адреса процессора 22 ~A21 шина адреса процессора 23 ~DCE выбор режима коррекции операций с ДОЗУ SA2.1 (также поступает с раъема МПИ A:A6) 24 ~DMR запрос на прямой доступ в память 25 ~SACK подтверждение захвата шины 26 ~EVNT прерывание от таймера 27 ~HALT останов процессора (переключатель SA2.2 на ~ACLO0) 28 ~DCLO вход процессора, поступает через буфер с МПИ 29 ~ACLO вход процессора, поступает через буфер с МПИ 30 ~ACLO0 вход процессора, поступает через буфер с МПИ (повтор) 31 ~IRQ7 вход процессора, поступает через буфер с МПИ 32 ~IRQ6 вход процессора, поступает через буфер с МПИ 33 ~IRQ5 вход процессора, поступает через буфер с МПИ 34 ~IRQ4 вход процессора, поступает через буфер с МПИ 35 ~HLTM выход процессора, флаг режима останова 36 ~DMGO выход процессора, предоставление шины 37 ~IAKO2 выход цепочки разрешения прерываний платы на МПИ 38 ~INIT выход процессора, инициализация периферии 39 ~ESYNC выход ESYNC 1801ВП1-119 40 ~SYNC_IN вход SYNC с шины МПИ 41 ~DIN выход процессора 42 ~DOUT выход процессора 43 ~WTBT выход процессора 44 ~BS7 усиленный повторителем ~BS 45 ~SEL выход процессора 46 ~RPLY вход 1801ВМ3 47 SACK инверсия SACK 48 ~SYNC выход процессора 49 ~TA выход процессора 50 ~IAKO выход процессора 51 ~DRAS0 ~RAS0 выход 1801ВП1-119 52 ~DRAS1 ~RAS1 выход 1801ВП1-119 53 ~DCAS ~CAS выход 1801ВП1-119 54 ~BS выход выбор внешних устройств 1801ВМ3 55 ~DWE ~WE выход 1801ВП1-119, запись данных 56 ~DWEC ~WEC выход 1801ВП1-119, запись контрольных бит 57 ~LA выход SYNC на шину МПИ, выход ~LA 1801ВП1-119 58 ~UMAP выход 1801ВМ3 59 S0 управление режимом 555ВЖ1 60 S1 управление режимом 555ВЖ1 61 ~RB чтение буфера данных D15-D16 на шину 62 CB0 запись младшего байта с шины в буфер D15 63 CB1 запись старшего байта с шины в буфер D16 64 ~IN ввод данных ВП1-119 65 ~OUT вывод данных ВП1-119 66 ~SROM выборка ПЗУ 67 ~SRAM0 выборка младшего байта пультового ОЗУ 68 ~SRAM1 выборка старшего байта пультового ОЗУ 69 DEF ECC Double Error Flag некорректируемая ошибка ДОЗУ 70 PUP70 pull-up интерфейса сопряжения с FPP 71 PUP71 pull-up интерфейса сопряжения с FPP 72 PUP72 pull-up триггера 155TM2 73 PUP73 pull-up выбора режима BPIC 74 ~A18-A21 низкий если адрес превосходит 256КБ 75 ~SSYNC вход SSYNC 1801ВМ3 76 ~WO вход WO 1801ВМ3 (выбор метода старта SA1.1) 77 DIN инверсия ~DIN на ЛН1 78 CLK тактовая процессора 79 REFREQ запрос на регенерацию, меандр с генератора 531ГГ1 80 UCLK 4608 кГц, частота для работы UART 1801ВП1-065 81 ~IAKO1 выход цепочки разрешения прерываний от UART 1801ВП1-065 82 ~QIN прием данных с МПИ 83 ~CAS источник CAS DRAM, поступает через буферы на микросхемы ДОЗУ 84 ~RAS общий ~RAS = ~DRAS0 & ~DRAS1 85 ~EAR/DRAM триггер ТМ2, флаг цикла ДОЗУ, разрешение адреса регенерации 86 LA0 строб адреса в регистры мультиплексоры адреса ДОЗУ 87 ~BUMAP буферизированный ~UMAP на МПИ через перемычку 88 ~QOUT выдача данных на МПИ 89 ~CLK инвертированный клок процессора, поступает на ВП1-119 90 RR выход RR UART 1801ВП1-065 91 RR0 буферизированный выход RR UART 1801ВП1-065 92 PUP92 pull-up интерфейса сопряжения с FPP 93 PUP93 pull-up интерфейса сопряжения с FPP 94 PUP94 pull-up интерфейса сопряжения с FPP 95 PUP95 pull-up разрешение регистра адреса регенерации 96 97 ~BREF запрос на регенерацию по МПИ, не используется